• 以布线为中心的技术构架 – 该构架让布局布线过程中绕线层、绕线模式、拥塞、Pin连接等关键步骤变得更为有效，大幅减少迭代的次数，从而加速设计收敛的时间；

• 自适应MCMM（Multi-Corner Multi-Mode）技术 – 在布局布线过程中，动态自动选择时序最差的签核场景进行优化，极大地减少签核阶段的ECO次数；

• 高度一致的签核时序分析能力 – 内置的时序分析引擎提供与STA工具完美的一致性，所有的时序优化都基于更优的QoR进行，原生支持：

    ◇ AOCV，SBOCV，SOCV和LVF

    ◇ 等多种片上偏差模型；

    ◇ 基于图形和路径的分析与优化方法；

    ◇ 先进的信号完整性和噪声分析能力；

• Color-Aware的DPT布线技术 – 独创的Color-Aware布线专利，能够完美处理先进制程下DPT（Double-Pattern-Technology）的设计规则；

• 层次内的优化技术（in-Hierarchy-Optimization）– iHO优化技术，可以在顶层时序优化的同时，对子模块及边界时序进行优化，避免多次时序优化迭代，及不必要的平坦化设计，大大降低内存消耗，同时将时间成本从数周降到数天；

• 预知拥塞的低电阻（Low-R）布线技术 – 在布局优化阶段精确地预估拥塞和时序，将高层低电阻金属预留给关键路径布线，优化时序，提升性能；

• 一体化的时钟/数据优化技术 – 同时进行时钟路径和数据路径的优化，在MCMM的场景下提升性能和降低功耗；支持多种结构的时钟树，如H树，多点树，以及网格树；

• 电压降和电迁徙预知的布局布线技术 – 在布局布线阶段自动检测并规避潜在的电压降风险，同时支持先进工艺节点的电迁徙规则，在布线的过程中检测并自动修复；

• 低功耗驱动的优化技术 – 原生支持UPF和CPF格式的低功耗约束文件，可同时优化静态功耗和动态功耗；

• 广泛的工艺节点支持 – 支持多家半导体厂商的主流及先进工艺制程；