特征：

• 是遵循IEEE-1364-2001标准的Verilog 仿真器，并带有支持语言扩展功能的编程语言接口 （PLI）

• 其多功能调试环境带有图形数据分析器、跟踪模式、分层次资源管理器、和交互式源代码编辑器

• 嵌入式lint工具可以使用500条以上的检查规则来全面地对语法、语义和设计规则进行检查

• 可对仿真与合成失配、竞态、时钟域同步等进行检查

• 集成的代码覆盖功能可确保全面的验证

• 支持RTCA/DO-254 的符合性测试,“Design Assurance Guidance for Airborne Electronic Hardware,”附
录B

• Silvaco强大的加密功能可以用来保护客户和第三方的知识产权

功能：

• 支持IEEE 1364及其2001扩展版的标准Verilog， 包括generate语句和通配符
• 支持开关级、栅级和行为级的多级别HDL仿真器
• 综合项目管理器能将优先选择、设置、目录和选项保存于文件中，以有效地进行多个项目的设置
• “保存全部”（Save All） 的功能使设计者能够查看到完整的仿真历史记录
• 保存（Save）和恢复（Restore）功能能将仿真器的整个仿真状态保存于文件中，并可从保存的断点继续仿真
• IEEE 1364编程语言接口（PLI）使得设计师和FPGA 商家能够创建Verilog扩展
语言作为动态链接库

易用性：

• 无论您是新手还是专家，Silos简便易用的图形用户界面都为您提供了一个高效的设计环境——它被七种主要 Verilog教材选用，并在各大学的主要VLSI设计课程中使用
• 分层次资源管理器（Hierarchy Explorer ） 提供了熟悉的分层次设计视图，其“拖放（drag & drop)”功能可快速捕捉和显示设计中的任意变量
• SILOS交互式环境实现了实时访问和对所有表达式、变量、模块、信号、矢量和寄存器的分析
• 一致的交互式方法用于信号选择、设置仿真时间单位、总线基数、状态窗口、时间标记、书签和总线定义
• 交互式源代码编辑器（Interactive Source Code Editor ）可显示停止、起始和断点的行数、用于检视变量值和表达式值的数据提示（Data Tip）， 以及Verilog 代码覆盖率信息。

高效性—交互式仿真环境：

• 高性能仿真引擎可获得快速仿真结果，堪与编译的Verilog相媲美，它能交互式调试高达几十万门的设计（不需编译）
• 交互式、经解释（interpreted）的Verilog环境提供了一套多任务处理应用程序，用于编辑HDL源代码、设置递增断点、步进或记时仿真、实时检视和错误探测
• 多视窗可定制数据分析器可控制平移缩放和时序标记、使用交互式“拖放”捕捉，以及显示信号与表达式的模拟和数字波形
• 观看窗口(watch window)显示或设定在单步仿真过程中指定信号和变量的状态值-这些设置只需通过“拖放”来操作，为设计提供了方便

Lint性能：

• 可检查500多条设计规则
• 可检查竞态和时钟域同步
• 可检查合成性，并汇报潜在的合成失配及仿真失配
• 对栅极的运用进行优化，并给出关于推断寄存器、锁存器、状态机及其他要被合成到同步硬件中的时序元件的详细报告
• 提取有限状态机(FSM)， 并分析冗余态或无法达到的态
• 为不可测试电路的预先识别提供可测试性设计的检查
• 综合的报告过滤系统可提供精确信息以隔离并解决问题

FAA标准D0254测试支持：

RTCA/DO-254, DESIGN ASSURANCE GUIDANCE FOR AIRBORNE ELECTRONICHARDWARE是联邦航空管理局(FAA) 认可的一个标准, 它通过验证机载系统中复杂的电子硬件设计来确保机载电子系统的安全。
SILOS代码覆盖功能支持 RTCA/DO- 254 “Design Assurance Guidance forAirborne Electronic Hardware” 的符合性测试 , 它是针对指定的级别A和B进行符合性测试, 以通过 “元件分析”( 附录B) 而符合标准 。
SILOS生成的覆盖率报告包括 “行/语句覆盖率”、“运算符/表达式覆盖率”和“分支覆盖率”。报告可以导出为文本文件，也可以使用SILOS图形用户界面
（GUI）进行交互检查。多个独立仿真运行的代码覆盖率数据可以合并成一个单一的报告。用户可以启用和禁用行为源代码特定的行和块的覆盖率报告。杂散时间0事件自动从覆盖率结果清除。